03-逻辑门电路.md 9.7 KB
tags: [数电] type: note source_type: reconstructed created: 2026-08-15 updated: 2026-08-18
aliases: [TTL, CMOS, 逻辑电平, 三态门, OC门]
逻辑门电路
[!note] 对象层 学完这篇，你能判断：
- 一个芯片是 TTL 还是 CMOS，各自的逻辑电平范围；
- 3.3V 芯片和 5V 芯片能不能直接互连（电平匹配）；
- 什么时候必须用 OC/OD 门（线与）、什么时候用三态门（总线）；
- 输入引脚悬空会有什么后果、为什么要上/下拉。
用生活理解：门电路是数字世界的"继电器开关"。TTL 是"以电流驱动为主的传统派"（NPN 管堆），CMOS 是"以电压驱动为主的现代派"（互补 MOS 管，省电、3.3V 时代的主角）。OC 门像"可共线的集电极开路"，三态门像"可断开的插头"——挂总线时大家都断开，谁发言谁接通。
一、一句话本质
门电路是用晶体管实现"与或非"等逻辑功能的电路；TTL（双极型）与 CMOS（单极型）是两大工艺家族，电平标准、功耗、速度不同；OC/三态门解决"多输出并联"的特殊需求。
二、速查表（公式与结论）
2.1 TTL vs CMOS 对比
| 维度 | TTL（74LS 系列） | CMOS（74HC 系列） |
|---|---|---|
| 器件类型 | NPN 双极型晶体管 | 互补 MOS 管（PMOS+NMOS） |
| 电源电压 | 5V（固定） | 2 |
| 功耗 | 较大（mW 级，静态有电流） | 极小（μW 级，静态几乎为 0） |
| 扇出 | 约 10 个 | 约 50 个 |
| 噪声容限 | 较小 | 较大（轨到轨摆幅） |
| 速度 | 中（LS 系列 ns~十 ns 级） | 取决于工艺，HC 略慢、LVC 很快 |
| 未用输入 | 悬空≈高电平（易受干扰） | 禁止悬空（必须接高/低） |
2.2 逻辑电平标准（判别重点）
| 电平 | 定义 | TTL 5V | CMOS 5V(HC) | CMOS 3.3V(LVC) |
|---|---|---|---|---|
| VOH（输出高最小） | 输出高电平下限 | 2.4V | 4.4V | 2.4V |
| VOL（输出低最大） | 输出低电平上限 | 0.4V | 0.33V | 0.4V |
| VIH（输入高最小） | 输入识别为高的下限 | 2.0V | 3.5V | 2.0V |
| VIL（输入低最大） | 输入识别为低的上限 | 0.8V | 1.0V | 0.8V |
噪声容限：
VNH = VOH − VIH，VNL = VIL − VOL。如 TTL：VNH=0.4V，VNL=0.4V。 3.3V 输出驱动 5V TTL 输入：3.3V 输出高最小 2.4V > TTL VIH 2.0V → 可行；反之 5V 输出 4.4V 高电平灌入 3.3V 输入可能烧坏（需电平转换/分压）。
2.3 特殊门类型
| 类型 | 特点 | 典型用途 |
|---|---|---|
| OC 门（TTL）/ OD 门（CMOS） | 输出端集电极/漏极开路，必须外接上拉电阻才能输出高电平 | 线与、电平转换、驱动 LED/继电器 |
| 三态门（TS） | 输出高/低/高阻 Z 三态 | 总线复用（多设备共享数据线） |
| 传输门（TG） | 模拟开关，双向导通 | 模拟信号切换、D 锁存器内部 |
OC 门线与：多个 OC 输出直接并联，只要任意一个为 0 输出即为 0（线与）——相当于"硬连线或非"。
三、判别规则
- 看电源和系列：74LS/74ALS/74F = TTL；74HC/74HCT/74LVC = CMOS；74HCT 与 TTL 电平兼容。
- 电平匹配三问：输出高是否 ≥ 输入 VIH？输出低是否 ≤ 输入 VIL？输入耐压是否 ≥ 输出高电平？任一不满足就加电平转换。
- 悬空处理：TTL 悬空约等于 1（但抗扰差）；CMOS 悬空必错（栅极浮空，噪声导致不定态甚至闩锁）→ 统一原则：不用就接固定电平（接地/接 VCC/经电阻）。
- 选 OC/三态：要多个输出并一条线 → OC（线与）或三态（时分复用）；驱动指示灯/高压 → OC+上拉。
四、易混对比
| 易混点 A | 易混点 B | 关键区别 |
|---|---|---|
| OC 门 | 三态门 | OC 靠上拉电阻，输出只有 0/开路；三态输出 0/1/Z，不依赖外部电阻 |
| 线与（OC） | 线与逻辑符号 | OC 是硬件实现，画原理图时在输出端画"线与"菱形标记 |
| CMOS 悬空 | TTL 悬空 | TTL 悬空≈高但抗扰差；CMOS 悬空绝对禁止 |
| 传输门 | 三态门 | 传输门双向模拟开关（两边都是"开关"）；三态门单向数字缓冲 |
五、典型例题（先想再翻）
- 电平匹配：3.3V MCU（GPIO 输出高 3.3V）驱动 5V TTL 芯片输入，可以吗？ > 答：可以。3.3V > TTL VIH(2.0V)，输出低 0.1V < VIL(0.8V)。反方向（5V 输出→3.3V 输入）不行，会超耐压。
- 悬空判断：74HC04 的一个反相器输入悬空，输出是什么？ > 答：不确定！CMOS 栅极浮空会因噪声在高低间乱跳（甚至闩锁）。应接固定电平。
- 陷阱题：同学说"两个普通 TTL 与非门输出可以直接并联，只要功能一样"。 > 答：错。普通推挽输出不能并联（一个输出 1、一个输出 0 会打架/过流），只有 OC/三态门才能并联。
六、完整知识点
6.1 TTL 与非门内部结构（3 输入）
- 输入级：多发射极 NPN 管（相当于"与"输入）；
- 中间级：分相管；
- 输出级：推挽（图腾柱）结构——上管导通输出高、下管导通输出低，静态不流过电流，但开关瞬间两管短暂同时导通产生尖峰电流（电源去耦电容的由来之一！）。
6.2 CMOS 反相器原理
- PMOS 接 VDD、NMOS 接地，栅极并联作输入；
- 输入高 → NMOS 导通、PMOS 截止 → 输出低；
- 输入低 → PMOS 导通、NMOS 截止 → 输出高；
- 静态时总有一个截止，几乎无电流 → 功耗低的根本原因；
- 动态功耗 ∝ C·V²·f，频率越高越费电。
6.3 CMOS 闩锁效应（Latch-up）
CMOS 内部寄生 PNPN 结构，若输入/输出超出电源轨，可能触发闩锁→短路大电流→烧毁。防护：输入加限流电阻、防静电、避免电源乱序。
6.4 施密特触发输入（本课关联）
带施密特触发的门（如 74HC14）内置回差电压，输入变化需跨越两个阈值——抗噪声、可作波形整形（详 [[09-脉冲波形产生与整形|数电 09]]）。
6.5 用 Digital 软件从零搭一个门电路（尚硅谷补充）
Digital 是一款开源数字电路仿真软件（github.com/hneemann/Digital，v0.30，需 JDK17），课件用它逐步"从物理电路到逻辑符号"。
搭非门的完整过程（其余门同理）：
- 取 1 个输入、1 个输出（组件→输入输出）；
- 取 1 个地、1 个电源、1 个下拉电阻（组件→导线）；
- 取 1 个继电器（组件→开关），右键勾选"闭合继电器"；
- 按图连接：开关闭合→输出 5V（高=1）；断开→下拉电阻把输出拉低（低=0）。
本质：数字电路就是对电路做"定性分析"（高/低电平当 0/1），不关心精确电压值；仿真后可用"分析→分析"让软件自动生成真值表和逻辑关系式。
一个门的四种表述方式（逻辑表达式 / 真值表 / 逻辑符号 / 口诀）——背口诀即可秒判：
| 门 | 表达式 | 口诀 |
|---|---|---|
| 非 | Y = Ā | 1 进 0 出，0 进 1 出（输入与输出相反） |
| 与 | Y = A·B | 有 0 出 0，全 1 出 1 |
| 或 | Y = A+B | 有 1 出 1，全 0 出 0 |
| 异或 | Y = A⊕B | 奇数出 1，偶数出 0 |
| 与非 | Y = A·B = Ā+B̄ | 全 1 出 0，其他出 1 |
| 或非 | Y = A+B = Ā·B̄ | 有 1 出 0，全 0 出 1 |
| 异或非（同或） | Y = A⊙B | 相同出 1，相异出 0 |
与/或/非是"基础门"，其余门都可用它们组合（课件只追求"可行性"、不求最简实现）。实际设计时直接从"组件→逻辑"里取符号即可，不必再画继电器电路。
七、与 PCB 画图的关联
- 每个芯片 VCC/GND 旁放 0.1μF 去耦电容：正是抑制 TTL 开关尖峰与 CMOS 动态电流（对应 [[PCB学习笔记/02-电路基础-电阻电容电感|PCB 笔记 02]] 去耦电容）。
- 原理图中电源脚标注、逻辑电平转换电路（MOS 管/电平转换芯片）→ 电平标准是选型依据。
- 上拉/下拉电阻阻值选择（1k~10k）直接来自"扇出与噪声容限"考虑。
- 3.3V/5V 混用的板子（STM32 + 5V 外设）→ 本课判别规则 2 是画图前必查项。
来源：阎石《数字电子技术基础》第 3 章（门电路）；尚硅谷《从零搭建计算机》第 1.3 节（门电路）